CPU是如何设计的

大家熟知的CPU到底是如何设计出来的呢?读文网小编在这里给大家介绍CPU设计的流程，希望能帮助大家。

下图给出了芯片设计的典型流程，示例主要采用Synopsys公司的EDA工具：

1、设计定义和可综合的RTL代码。设计定义描述芯片的总体结构、规格参数、模块划分、使用的接口等。然后设计者根据硬件设计所划分出的功能模块，进行模块设计或者复用已有的IP核，通常使用硬件描述语言在寄存器传输级描述电路的行为，采用Verilog/VHDL描述各个逻辑单元的连接关系，以及输入/输出端口和逻辑单元之间的连接关系。门级网表使用逻辑单元对电路进行描述，采用例化的方法组成电路，以及定义电路的层次结构。

前仿真，也称为RTL级仿真或功能仿真。通过HDL仿真器验证电路逻辑功能是否有效，在前仿真时，通常与具体的电路实现无关，没有时序信息。

2、逻辑综合。建立设计和综合环境，将RTL源代码输入到综合工具，例如Design Compiler，给设计加上约束，然后对设计进行逻辑综合，得到满足设计要求的门级网表。门级网表可以以ddc的格式存放。电路的逻辑综合一般由三步组成：转化、逻辑优化和映射。首先将RTL源代码转化为通用的布尔等式(GTECH格式);逻辑优化的过程尝试完成库单元的组合，使组合成的电路能最好的满足设计的功能、时序和面积的要求;最后使用目标工艺库的逻辑单元映射成门级网表，映射线路图的时候需要半导体厂商的工艺技术库来得到每个逻辑单元的延迟。综合后的结果包括了电路的时序和面积。

3、版图规划。在得到门级网表后，把结果输入到JupiterXT做设计的版图规划。版图规划包含宏单元的位置摆放、电源网络的综合和分析、可布通性分析、布局优化和时序分析等。

4、单元布局和优化。单元布局和优化主要定义每个标准单元(Cell)的摆放位置，并根据摆放的位置进行优化。EDA工具广泛支持物理综合，即将布局和优化与逻辑综合统一起来，引入真实的连线信息，减少时序收敛所需要的迭代次数。把设计的版图规划和门级网表输入到物理综合工具，例如 Physical Compiler进行物理综合和优化。在PC中，可以对设计在时序、功耗、面积和可布线性进行优化，达到最佳的结果质量。

5、静态时序分析(STA)、形式验证(FV)和可测性电路插入(DFT)。

静态时序分析是一种穷尽分析方法，通过对提取的电路中所有路径的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。在后端设计的很多步骤完成后都要进行静态时序分析，如逻辑综合之后，布局优化之后，布线完成之后等。

形式验证是逻辑功能上的等效性检查，根据电路的结构判断两个设计在逻辑功能上是否相等，用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。

可测性设计。通常，对于逻辑电路采用扫锚链的可测性结构，对于芯片的输入/输出端口采用边界扫描的可测性结构，增加电路内部节点的可控性和可观测性，一般在逻辑综合或物理综合之后进行扫锚电路的插入和优化。#p#副标题#e#

6、后布局优化，时钟树综合和布线设计。在物理综合的基础上，可以采用Astro工具进一步进行后布局优化。在优化布局的基础上，进行时钟树的综合和布线。Astro在设计的每一个阶段，都同时考虑时序、信号、功耗的完整性和面积的优化、布线的拥塞等问题。其能把物理优化、参数提取、分析融入到布局布线的每一个阶段，解决了设计中由于超深亚微米效应产生的相互关联的复杂问题。

7、寄生参数的提取。提取版图上内部互连所产生的寄生电阻和电容值。这些信息通常会转换成标准延迟的格式被反标回设计，用于静态时序分析和后仿真。有了设计的版图，使用Sign-Off参数提取的工具，如Star-RCXT进行寄生参数的提取，其可以设计进行RC参数的提取，然后输入到时序和功耗分析工具进行时序和功耗的分析。

8、后仿真，以及时序和功耗分析。后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。如Primetime-SI能进行时序分析，以及信号完整性分析，可以做串扰延迟分析、IR drop(电压降)的分析和静态时序分析。在分析的基础上，如发现设计中还有时钟违规的路径，Primetime-SI可以自动为后端工具如Astro产生修复文件。PrimePower具有门级功耗的分析能力，能验证整个IC设计中的平均峰值功耗，帮助工程师选择正确的封装，决定散热和确证设计的功耗。在设计通过时序和功耗分析之后，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技术为基础，为设计进行门级和晶体管级静态和动态的电压降分析，以及电迁移的分析。

9、ECO(工程修改命令)修改。当在设计的最后阶段发现个别路径有时序问题或者逻辑错误时，有必要对设计的部分进行小范围的修改和重新布线。ECO修改只对版图的一小部分进行修改而不影响到芯片其余部分的布局布线，保留了其他部分的时序信息没有改变。

10、物理验证。物理验证是对版图的设计规则检查(DRC)及逻辑图网表和版图网表比较(LVS)。将版图输入Hercules，进行层次化的物理验证，以确保版图和线路图的一致性，其可以预防、及时发现和修正设计在设计中的问题。其中DRC用以保证制造良率，LVS用以确认电路版图网表结构是否与其原始电路原理图(网表)一致。LVS可以在器件级及功能级进行网表比较，也可以对器件参数，如MOS电路沟道宽/长、电容/电阻值等进行比较。

在完成以上步骤之后，设计就可以签收、交付到芯片制造厂了(Tape out)。